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| 內容簡介： |
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《脉冲神经网络与类脑芯片设计》尝试阐述脉冲神经网络与神经形态处理器芯片的基本设计方法，以实现物端智能设备的能效和性能优化。《脉冲神经网络与类脑芯片设计》*先介绍物端智能计算领域的背景与研究现状，然后从基本的脉冲神经元模型出发，介绍脉冲神经网络相关的基础知识和技术，再以多款典型物端神经形态处理器为例，详细介绍物端神经形态芯片的算法、架构和电路协同设计优化方法，为进一步研究物端神经计算新模型及神经形态硬件新架构开拓思路。
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| 目錄：
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目录第1章 绪论 11.1 人工智能发展背景 21.2 物端智能计算 31.3 脉冲神经网络和神经形态处理器 41.4 国内外研究现状 6参考文献 8第2章 脉冲神经网络模型及学习规则基础 132.1 **脉冲神经元模型 132.1.1 泄漏积分点火神经元模型 132.1.2 Izhikevich神经元模型 152.1.3 神经元模型的选择 152.2 SNN结构 162.2.1 前向连接 162.2.2 侧抑制连接 162.3 仿生学习规则 182.3.1 STDP学习规则及实现方式 182.3.2 三因子STDP 202.3.3 Tempotron学习规则及实现方式 212.4 输入脉冲编码 232.4.1 泊松速率编码 232.4.2 脉冲间隔编码 232.4.3 *次脉冲时间编码 242.4.4 动态视觉传感器物理编码 242.4.5 输入编码方法对比 252.5 输出脉冲解码 252.6 物端SNN模型评估常用基准数据集 26参考文献 27第3章 脉冲极限学习机 283.1 脉冲极限学习机模型 283.1.1 模型结构和特点 283.1.2 三元R-STDP学习规则 293.2 脉冲极限学习机神经形态处理器设计 313.2.1 处理器架构及特点 313.2.2 关键模块电路设计 333.3 脉冲极限学习机的FPGA原型实现 343.3.1 FPGA原型系统及性能测试 343.3.2 工作对比 35参考文献 37第4章 三重类脑神经形态处理器 384.1 三重类脑学习机制 384.1.1 模型结构和特点 384.1.2 学习规则 424.2 三重类脑神经形态处理器设计 444.2.1 处理器架构及特点 444.2.2 关键模块电路设计 464.3 三重类脑神经形态处理器的FPGA原型及ASIC实现 504.3.1 FPGA原型系统及性能测试 504.3.2 与其他基于FPGA实现的物端神经形态处理器对比 554.3.3 ASIC原型芯片及性能指标 554.3.4 与其他ASIC物端神经形态处理器对比 57参考文献 59第5章 脉冲域压缩感知神经形态处理器 605.1 脉冲域压缩感知网络模型 605.1.1 模型结构和特点 605.1.2 误差触发的轻量级学习规则 625.2 脉冲域压缩感知神经形态处理器设计 635.2.1 处理器架构及特点 635.2.2 关键模块电路设计 645.3 脉冲域压缩感知处理器的FPGA原型实现 665.3.1 FPGA原型系统及性能测试 665.3.2 工作对比 69参考文献 71第6章 多层SNN片上学**经形态处理器：MorphBungee-Ⅰ 726.1 多层SNN学习规则 726.2 “魔法棒-Ⅰ ”神经形态处理器架构及电路设计 746.2.1 处理器架构及特点 746.2.2 关键模块电路设计 776.3 “魔法棒-Ⅰ ”神经形态处理器芯片ASIC原型实现及测试 816.3.1 ASIC原型芯片及性能测试 816.3.2 工作对比 83参考文献 86第7章 多层SNN片上学**经形态处理器：MorphBungee-Ⅱ 887.1 DeepTempo学习规则优化 887.2 “魔法棒-Ⅱ ”神经形态处理器架构及电路设计 907.2.1 处理器架构及特点 907.2.2 关键模块电路设计 957.3 “魔法棒-Ⅱ ”神经形态处理器芯片ASIC原型实现及测试 997.3.1 ASIC原型芯片及性能测试 997.3.2 工作对比 104参考文献 107第8章 未来展望：基于忆阻器的神经形态处理器 109参考文献 110
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